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- 基于IB協議對RDMA重傳機制進行概述性記錄
- 本文針對項目中需要的將avmm接口轉為apb接口，使用system verilog編寫FPGA模塊，實現通過原有的avmm接口對新apb接口模塊進行寄存器控制。
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- 本文解析了PCIe 配置空間、BAR 空間原理及實操，助力理解硬件通信邏輯與排查問題。? 配置空間是設備 “硬件說明書”（4KB 寄存器，PCIe 3.0 + 可擴展），分基本寄存器（存廠商 / 設備 ID）、能力寄存器（記鏈路速率等），Linux 用lspci、Windows 用設備管理器可查。? BAR 空間是 “內存地址通行證”（6 個 32 位寄存器），分配分 “設備請求 - 系統分配” 兩步，含 MMIO（高速設備用）、IO 端口（老舊設備用）兩類，lspci -v或設備管理器 “資源” 項可查。? 二者通過 “掃描配置空間 - 分配 BAR 地址 - CPU 交互數據” 三階段聯動。? 文章提供問題排查思路（如設備未識別查 ID、性能差查鏈路參數），強調二者是硬件通信基石，理解其原理可高效應對 PCIe 設備問題。
- 當前以太網擁塞控制技術中，PFC和DCQCN雖然在特定場景下表現良好，但都存在明顯的局限性。隨著數據中心規模擴大和流量模式復雜化，純鏈路層PFC和基于ECN的DCQCN已難以滿足所有場景需求。本文將分析這些技術的局限性，并探討替代方案，包括確定性網絡、多路徑技術、BBR擁塞控制算法以及SDN動態調度等，從延遲、吞吐量和資源利用效率三個維度進行比較，為不同應用場景提供更優的擁塞控制選擇。
- 在芯片設計與驗證的流程中，UVM（Universal Verification Methodology） 已經成為驗證工程師的“標配工具”。無論是 SoC 驗證、網絡協議模塊驗證，還是針對智能網卡、DPU 的 parser 這類復雜模塊，UVM 都能提供良好的驗證框架與復用能力。那么，如何從零構建一個UVM驗證系統？本文將為你梳理一條清晰的路線圖，并結合一個分層協議解析模塊（parser）的實際場景，為你展示驗證系統的核心要素。
- 本文詳細介紹了Intel FPGA SoC中HPS地址映射的工作機制，包括地址空間結構、HPS與FPGA通信接口、Platform Designer設計中的地址配置以及調試方法，為SoC系統開發提供實用指導。
- 介紹紫光同創DDR IP接口以及不同接口的轉換邏輯。
- 本文介紹了TCAM的實現原理和優化方案，可以應用于芯片設計、FPGA實現等，在網絡設備領域有重要作用。
- 在設計FPGA 邏輯時，必須要保證信號對齊在正確的時鐘周期。然而，FPGA開發過程中，單獨面對代碼或者在紙上畫時序圖來分析時序，很容易會遺漏部分需要分析的關鍵點，或者產生錯誤。通過仿真波形來看又有一些不便。Wavedrom Editor就是這樣一款開源的時序圖繪制工具，通過編輯json文件可以畫出各種時序圖以供分析。
- Pango Design Suite（簡稱PDS）是FPGA廠商紫光同創自主研發的開發環境。本文提供了在linux系統下使用腳本來建立FPGA工程的方法，減少建立工程的重復工作。
- RDMA（遠程直接內存訪問）技術通過繞過操作系統內核的高效數據傳輸機制，大幅提升分布式系統性能。CM（Communication Management）建鏈作為 RDMA 通信的基礎環節，負責在網絡節點間建立邏輯連接通道，分為面向可靠傳輸的 RC QP 建鏈和無連接的 UD QP 建鏈兩種模式。本文以通俗語言解析 CM 建鏈的核心概念與流程，幫助技術社區快速理解這一底層通信機制的工作原理。
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- 紫金DPU的崛起，正是這場靜默革命的核心注腳。它不是又一個技術名詞的堆砌，而是數據中心從"成本中心"向"價值引擎"蛻變的關鍵跳板。本文將穿透技術迷霧，從商業價值、生態重構、隱性成本三個維度，揭示紫金DPU如何重塑數據中心的底層邏輯。
- 在萬物智聯時代，全球數據量正以指數級速度爆發。數據公司（IDC）預測，到2025年全球數據總量將達到175ZB，相當于每秒產生超過1.1TB的持續數據流。面對如此龐大的數據洪流，傳統以CPU為中心的計算架構逐漸顯露出瓶頸——當CPU核心被大量用于處理網絡協議棧、數據加密、存儲虛擬化等通用任務時，真正用于業務計算的算力資源被嚴重擠占。這種矛盾在云計算、人工智能、高性能計算等場景中愈發突出，催生了數據處理單元（DPU）這一全新計算范式的崛起。 作為DPU領域的重要技術流派，紫金架構通過硬件與軟件的深度協同創新，正在重塑數據中心的基礎設施層。本文將從技術演進、架構設計、應用場景三個維度，深度解析紫金DPU如何突破傳統架構桎梏，構建面向未來的智能算力底座。
- 作為DPU領域的重要技術流派，紫金架構通過硬件與軟件的深度協同創新，正在重塑數據中心的基礎設施層。本文將從技術演進、架構設計、應用場景三個維度，深度解析紫金DPU如何突破傳統架構桎梏，構建面向未來的智能算力底座。
- 在數字化轉型的浪潮中，企業的關注焦點始終停留在應用層創新：人工智能如何優化決策、大數據如何驅動增長、區塊鏈如何重塑信任。然而，當業務部門為算力不足而焦慮時，當CFO為暴漲的IT開支而皺眉時，一個根本性問題正在被忽視——數據中心的基礎設施架構，這個支撐數字經濟的"隱形底座"，正在經歷百年未遇的范式革命。 紫金DPU的崛起，正是這場靜默革命的核心注腳。它不是又一個技術名詞的堆砌，而是數據中心從"成本中心"向"價值引擎"蛻變的關鍵跳板。本文將穿透技術迷霧，從商業價值、生態重構、隱性成本三個維度，揭示紫金DPU如何重塑數據中心的底層邏輯。
- 本文將穿透技術迷霧，從商業價值、生態重構、隱性成本三個維度，揭示紫金DPU如何重塑數據中心的底層邏輯。
- 在集成電路設計中，標準單元（Standard Cell）是構建復雜數字電路的基礎模塊，而HVT（High Voltage Threshold）單元與LVT（Low Voltage Threshold）單元則是其中兩個重要的工藝變體。它們通過調整晶體管的閾值電壓（Vth），在功耗、速度和面積之間實現不同的設計目標。本文將解析兩者的原理、差異及應用場景。
- 本文介紹了PCIe設備的配置空間，bar空間分配以及置PCIe設備MSI-X和SRIOV capability配置。
- 本文描述了UD模式下AH的創建、刪除。send/recv 和 poll cq.
- 本文詳細介紹了 GICv2（Generic Interrupt Controller version 2）的配置流程，重點聚焦于 GIC - 400 寄存器的配置。首先闡述了 GICv2 配置的重要性與基本概念，接著深入剖析關鍵寄存器的作用及配置方法，并結合代碼示例進行說明，旨在幫助開發者更好地理解和實現 GICv2 的中斷管理。
- Quarts中時序優化的工具的使用指南
- 基于FPGA的云主機技術，本文提出將Host的PCIe PF和PCIe VF枚舉過程的交互由SOC來實現，FPGA僅透傳相關的配置包，從而達到可靈活擴展PCIe PF和PCIe VF規模的目標，同時FPGA資源可以更有效的專注于數據通道的加速。
- STREAM 是一個專門用于測量系統內存帶寬性能的基準測試工具，它主要關注于評估在大規模數據移動（主要是向量操作）時，系統內存的實際數據傳輸速率。
- 本文主要介紹HPS（硬核處理器系統）在SoC FPGA中的核心架構、與FPGA協同機制，及其在工業控制、網絡加速等場景的應用與開發流程。
- 簡述eq的初始化過程，描述了async event和ceq的處理過程。
- 本文為HPS EMAC接口開發的第一篇，講述了HPS和EMAC接口的基本知識，簡要介紹了EMAC接口的接口格式，并基于Agilex器件在quartus prime pro中創建了附帶有GMII協議的EMAC通道的HPS系統，j為下一步的接口開發做準備。
- 本文在上一篇專欄的基礎上，對FPGA部分的GMII協議HPS EMAC接口數據通道進行設計和實現，實現了HPS與FPGA的以太網報文數據交互。
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