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本文針對項目中需要的將avmm接口轉為apb接口，使用system verilog編寫FPGA模塊，實現通過原有的avmm接口對新apb接口模塊進行寄存器控制。

在FPGA模塊開發過程中，有時會出現多個模塊向同一個模塊發起申請請求，并接收返回結果的情況，這種情況需要進行調度。本文以三種方法為例，提出了使用verilog進行模塊調度的一些方法。

在設計FPGA 邏輯時，必須要保證信號對齊在正確的時鐘周期。然而，FPGA開發過程中，單獨面對代碼或者在紙上畫時序圖來分析時序，很容易會遺漏部分需要分析的關鍵點，或者產生錯誤。通過仿真波形來看又有一些不便。Wavedrom Editor就是這樣一款開源的時序圖繪制工具，通過編輯json文件可以畫出各種時序圖以供分析。

Pango Design Suite（簡稱PDS）是FPGA廠商紫光同創自主研發的開發環境。本文提供了在linux系統下使用腳本來建立FPGA工程的方法，減少建立工程的重復工作。

本文為HPS EMAC接口開發的第一篇，講述了HPS和EMAC接口的基本知識，簡要介紹了EMAC接口的接口格式，并基于Agilex器件在quartus prime pro中創建了附帶有GMII協議的EMAC通道的HPS系統，j為下一步的接口開發做準備。

本文在上一篇專欄的基礎上，對FPGA部分的GMII協議HPS EMAC接口數據通道進行設計和實現，實現了HPS與FPGA的以太網報文數據交互。

本文介紹了在quartus中常用的兩個上板調試工具，ISSP和signal tap logic analyzer，并簡要介紹了其基本功能和使用方法。ISSP可以查看和驅動FPGA內部的實時信號，STP具有在某種條件下抓取和查看波形的功能。

在FPGA中，以太網數據包的傳送需遵循一定的協議。當數據包出現缺少sop、缺少eop、長度錯誤等異常情況時，鏈路上的以太網數據包實際上是錯誤的。我們可以在FPGA中采用在緩存FIFO前增加過濾器的手段，將異常數據包檢測出來并上報，阻止異常數據的進一步傳播。