在(zai)FPGA設(she)計中，有時要使(shi)用到(dao)mac ip，像(xiang)Intel的(de)某些mac ip，對(dui)tx方向有整包(bao)連續接收的(de)要求(qiu)(qiu)，即valid在(zai)sop和eop之間(jian)必須拉高，這就對(dui)相關的(de)fpga設(she)計提出了整包(bao)發送(song)的(de)要求(qiu)(qiu)。
本文使用兩個Avalon Streaming Single Clock FIFO搭建platform design用于整包發送，一個用來緩存網絡包data，一個用來緩存網絡包info。
在(zai)邏輯實(shi)現(xian)上(shang)，info FIFO由網絡包為單位進行更新(xin)，同時觸(chu)發data FIFO以整包模式輸(shu)出。
在(zai)(zai)FPGA設計中，有時要使用到mac ip，像Intel的(de)某(mou)些mac ip，對tx方向(xiang)有整(zheng)包連續(xu)接收的(de)要求(qiu)，即valid在(zai)(zai)sop和eop之間(jian)必(bi)須拉高，這就(jiu)對相關(guan)的(de)fpga設計提(ti)出了整(zheng)包發送的(de)要求(qiu)。
本文使用兩個Avalon Streaming Single Clock FIFO搭建platform design用于整包發送，一個用來緩存網絡包data，一個用來緩存網絡包info。
在(zai)邏輯實(shi)現上，info FIFO由網絡(luo)包(bao)為單位(wei)進行更新，同時觸(chu)發data FIFO以整(zheng)包(bao)模式輸出。
