Intel Ultra Path Interconnect（Intel UPI）物理(li)層是一個(ge)(ge)單向(xiang)、差分(fen)接口。 每個(ge)(ge)Intel UPI 端(duan)口都包含每個(ge)(ge)方向(xiang) 24 條通道寬的(de)輸(shu)入和(he)輸(shu)出鏈(lian)路，使每個(ge)(ge)端(duan)口的(de)總信號數達到(dao) 96個(ge)(ge)（48 個(ge)(ge)差分(fen)信號）。

1.1 Intel UPI v2.0 信號列表(biao)及功能說(shuo)明(ming)

表1 Intel Ultra Path Interconnect 版本 2.0（Intel UPI v2.0）信號(hao)列(lie)表

圖(tu)2 Intel Ultra Path Interconnect v2.0 物理層概述

Intel Sapphire Rapids 處理器和未來的 Eagle Stream 平(ping)(ping)臺(tai)兼容處理器采用可(ke)能獨特的英特爾 UPI 配置(zhi)進行(xing)設(she)計。如果Intel UPI 端口不會在(zai)平(ping)(ping)臺(tai)上(shang)實現，需要將 Rx 信(xin)號連接到 Vss 并使 Tx 信(xin)號懸空。

Eagle Stream平(ping)臺具(ju)有Intel Ultra Path Interconnect（Intel UPI_v2.0）端口，旨在(zai)以 16GT/s 的(de)(de)最大傳輸速率運行 Sapphire Rapids，在(zai)未來的(de)(de) Eagle Stream 平(ping)臺處理(li)器上運行高達 20GT/s，具(ju)體取決于已安裝處理(li)器的(de)(de)功能。

1.2 基于 Eagle Stream 的服務器(qi)處理器(qi)拓撲

Sapphire Rapids 處(chu)理器可實現(xian)多達(da) 4 個(ge)Intel UPI v2.0 端(duan)(duan)口(kou)。可以(yi)使特定的Intel UPI v2.0 端(duan)(duan)口(kou)以(yi)與其(qi)他UPI v2.0 端(duan)(duan)口(kou)不同(tong)的數據(ju)速(su)率運行。Intel參考BIOS需要(yao)為(wei)所有受(shou)支持拓撲實現(xian)端(duan)(duan)口(kou)到端(duan)(duan)口(kou)連接。

圖3 Sapphire Rapids 封裝(zhuang)

1.3 兩路(lu)（2S）拓撲

2S 平臺(tai)可以設(she)計為在插槽(cao)之間使用 2、3 和 4 個Intel UPI v2.0 鏈接(jie)。提供(gong)了參考代碼 BIOS 來建立此(ci)拓撲(pu)。具有 2 個Intel UPI v2.0 端(duan)口(kou)的(de) Sapphire Rapids 處理器(qi) SKU 在 CPU 的(de)北部上實現(xian) UPI0（Intel UPI v2.0 端(duan)口(kou) 0）和 UPI1（Intel UPI v2.0 端(duan)口(kou) 1），UPI2（Intel UPI v2.0 端(duan)口(kou) 2）和 UPI3（Intel UPI v2.0 端(duan)口(kou) 3）處于非活動狀態(tai)。

為了在(zai)同一(yi)板上(shang)具有 2、3 或 4 個 Intel v2.0 UPI 端口的 Sapphire Rapids 處(chu)理器上(shang)支持(chi) 2S 拓撲，開發人員需要(yao)在(zai) Eagle Stream 平(ping)臺上(shang)具有正確的連接。

sockets之間的(de)(de) UPI0 和(he) UPI1 鏈(lian)接(jie)(jie)僅(jin)限于(yu)(yu)通過（UPI0<->UPI0 和(he) UPI1<->UPI1）連(lian)(lian)接(jie)(jie)或（UPI0<->UPI1 和(he) UPI1<->UPI0）連(lian)(lian)接(jie)(jie)相互連(lian)(lian)接(jie)(jie)，以支(zhi)持 2UPI SKU。 UPI2 鏈(lian)接(jie)(jie)僅(jin)限于(yu)(yu)連(lian)(lian)接(jie)(jie)到另一個socket的(de)(de) UPI2。 這允(yun)許支(zhi)持 3UPI SKU，同時保(bao)持板上的(de)(de) 2UPI SKU 兼(jian)容性(xing)。 UPI3 鏈(lian)接(jie)(jie)僅(jin)限于(yu)(yu)連(lian)(lian)接(jie)(jie)到其他sockets的(de)(de) UPI3，以允(yun)許與 4UPI SKU 的(de)(de) 4 鏈(lian)接(jie)(jie)連(lian)(lian)接(jie)(jie)，同時保(bao)持板兼(jian)容性(xing)。

圖4  2S 拓撲

表5  Eagle Stream 兼(jian)容處理(li)器(qi)的 2S 連接(jie)選項

注(zhu)意：

1.Spread Core設計實現UPI0-UPI0和UPI1-UPI1以避免超過最大走線長度。
2. 在 2S_4L 拓撲中交叉Intel UPI 端口 2 和 3 的 Tx 和 Rx，以容納所有 SKU。
3. Shadowed Core布局實現UPI0-UPI1和UPI1-UPI0，CPU北部相互面對。
4. Spread 和 Shadowed Core 設計連接 UPI2-UPI2 和 UPI3-UPI3 以適應所有 SKU。
5. UPI0 和 UPI1 在 2 個 UPI 端口 Eagle Stream 兼容處理器 SKU 上處于活動狀態，而 UPI2 和 UPI3 處于非活動狀態。
6. UPI0、UPI1 和Intel UPI2 在 3 個 UPI 端口 Eagle Stream 兼容處理器 SKU 上處于活動狀態，而 UPI3 處于非活動狀態。

圖6  2S Spread核(he)心布(bu)局

圖7 2S Shadowed布局

1.4 四路 (4S) 拓撲(pu)

在 Eagle Stream 平(ping)臺上(shang)，可(ke)以設計 4S 拓撲(pu)(pu)，將(jiang)一個處理(li)器的Intel UPI 端(duan)口 0、1 和 2 連接(jie)到另一個處理(li)器，形(xing)成全連接(jie)拓撲(pu)(pu)。 Eagle Stream 不支持在 4S 平(ping)臺拓撲(pu)(pu)上(shang)使用 4 個Intel UPI 端(duan)口。

圖8  4S 拓撲

表9  Eagle Stream 兼容處理(li)器上的 4S 連接選項

Intel參考(kao)平臺(tai)能夠為 4S-Ring 和(he) 4S-FullyConnected 拓撲驗證以下(xia)五個記錄 UPI 端(duan)口映射配(pei)置(zhi)計劃。

圖10  4S UPI 端口映射配(pei)置 #1：4S-Ring

圖11  4S UPI 端(duan)口(kou)映射(she)配置#2：4S-Ring

圖12  4S UPI 端(duan)口映(ying)射配(pei)置(zhi)#3：4S-完全連(lian)接

圖(tu)13  4S UPI 端口映(ying)射配置 #4：4S-完全連接

圖14  4S UPI 端口(kou)映射配(pei)置 #5：4S-Ring